[课程设计] m序列发生器的VHDL建模与设计 [复制链接]

资料简介：
　　课程设计 m序列发生器的VHDL建模与设计，共21页，6276字
　　
目  录
　　
一.设计前言    1
　　
二.设计原理及内容    2
　　
2.1 M序列概述    2
　　
2.2设计思路及原理    5
　　
三．电路设计    9
　　
四.设计仿真    10
　　
五.总结与体会    10
　　
六.附录    12
　　
七.参考文献    13
　　

　　
硬件描述语言VHDL是一种用形式化方法描述数字电路和系统的语言语利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统。然后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构。
　　
系统硬件的设计是从选择具体元器件开始的，并用这些元器件进行逻辑电路设计，完成系统各独立功能模块设计，然后再将各功能模块连接起来，完成整个系统的硬件设计。上述过程从最底层开始设计，直至到最高层设计完毕，故将这种设计方法称为自下而上（Bottom Up）的设计方法。所谓硬件描述语言，就是可以描述硬件电路的功能，信号连接关系及定时关系的语言。它能比电原理图更有效的表示硬件电路的特性。
　　
实验要求我们要在MAX+plusII中设计各单元电路，便完成其功能仿真和编译并生成低层模块，完成顶层设计并编译通过，完成设计下载并调试电路。

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