[毕业设计] 基于Verilog的串并转换电路设计及控制 [复制链接]

资料简介：
　　毕业设计 基于Verilog的串并转换电路设计及控制，共41页，22579字
　　
摘要
　　
串并转换电路是串行通信系统中重要的组成部分。在FPGA平台上实现满足特定数据格式及时钟要求的串并转换电路，也已成为考查设计人员对数字电路理解的主要设计之一。Verilog描述语言具有良好的可移植性和通用性，其设计的实现与芯片的工艺无关。在目前的专用集成电路和FPGA设计中，使用VerilogHDL进行设计的描述 ，已成为主流的设计方法。
　　
本文基于VerilogHDL完成串并转换电路的设计。对通用串并转换单元进行了分析与VerilogHDL实现，进而给出了满足异步串行协议的串并转换模块的设计。设计采用自顶向下的设计方法，对于复杂的串并转换的实现使用有限状态机设计。本文设计的串并转换模块，可正确接收和发送异步串行数据格式，其性能满足串行通信的要求，可以集成于专用通信芯片中实现其功能。
　　
文中设计在FPGA开发环境中进行，所选软件为Altera公司QuartusⅡ7.2。设计仿真调用第三方工具ModelSim实现，对所有设计给出仿真结果。最后使用QuartusⅡ7.2完成设计的综合优化。
　　
关键词：串并转换，硬件描述语言，异步串行协议
　　

　　
目录
　　
第一章 绪论    1
　　
1.1 EDA技术的发展    1
　　
1.2 串并转换电路在串行接口中的应用    1
　　
1.3 硬件描述语言概述    2
　　
1.3.1 硬件语言的发展趋势    2
　　
1.3.2 VerilogHDL设计方法    3
　　
1.3.3 Verilog语言的优点    3
　　
1.4论文主要研究内容    4
　　
第二章 串行通信协议和串/并转换电路的实现    5
　　
2.1串行通信的基本概念    5
　　
2.1.1 数据的传送方向    5
　　
2.1.2 串行异步通信    5
　　
2.2串行通信接口标准    8
　　
2.2.1 信号定义    8
　　
2.2.2 电气特性    9
　　
2.2.3通信方式    9
　　
2.3 串并转换电路的实现    10
　　
2.3.1串并转换电路结构    10
　　
2.3.2 移位寄存器型串并转换电路    11
　　
第三章 通用异步接收发器核心模块的设计    14
　　
3.1 FPGA设计方法    14
　　
3.1.1 FPGA 器件简介    14
　　
3.1.2 FPGA设计流程    15
　　
3.2 UART串并转换模块设计原理    17
　　
3.2.1 设计分析    18
　　
3.2.2波特率发生器设计    18
　　
3.2.3 接收模块设计    19
　　
3.2.4 发送模块设计    21
　　
第四章 设计的仿真和综合优化    24
　　
§4.1可综合Verilog代码的编写    24
　　
§4.2仿真与综合优化    26
　　
4.2.1 测试文件的编写    26
　　
4.2.2 仿真环境说明    27
　　
4.2.3波特率发生器仿真    28
　　
4.2.4发送模块的仿真    28
　　
4.2.5接收模块仿真    29
　　
4.2.6 UART顶层模块仿真    30
　　
4.3 综合优化    31
　　
4.3.1  FPGA器件的选择    31
　　
4.3.2 QuartusⅡ软件下的综合优化    31
　　
第五章 结束语    34
　　
参考文献    35

资料文件预览：
共1文件夹，1个文件，文件总大小：1.97MB，压缩后大小：774.42KB

• 毕业设计-基于Verilog的串并转换电路设计及控制
• S物理电子学__基于Verilog的串并转换电路设计及控制.doc  [1.97MB]