[课程设计] 锁相鉴频器电路设计 [复制链接]

资料简介：
　　《高频电子线路》课程设计论文  锁相鉴频器电路设计，共22页，6237字
　　
摘 要
　　
锁相环为无线电发射中使频率较为稳定的一种方法,主要有VCO(压控振荡器)和PLL IC ,压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复达到锁频的目的，能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。
　　
本文介绍了锁相鉴频电路的工作原理和模拟锁相环芯片NE564的结构与特点，并用该芯片设计了一款41．4MHz的FM解调电路，具有较强的实用性。
　　
关键词：锁相环；调制解调；NE564芯片
　　
目 录
　　
摘 要    I
　　
Abstract    II
　　
1绪论    1
　　
2设计内容及要求    1
　　
2.1设计目的及主要任务    1
　　
2.1.1设计目的    1
　　
2.1.2 设计任务及要求    1
　　
2.2设计思想    2
　　
3 锁相鉴频器的工作与设计原理    2
　　
3.1鉴频器原理    2
　　
3.2 锁相环工作原理    3
　　
3.3 锁相鉴频器的工作原理    4
　　
3.4 模拟锁相环NE564的结构与特点    5
　　
3. 5 FM解调电路设计    7
　　
4.整机电路图    9
　　
5软件仿真与硬件调试    11
　　
5.1软件仿真    11
　　
5.1.1 matlab源代码    11
　　
5.1.2  仿真结果    14
　　
5.2硬件测试    15
　　
6 元器件清单    16
　　
7 设计总结    17
　　
8参考文献    18

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