[毕业论文] 数字跑表器的设计 [复制链接]

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毕业论文 数字跑表器的设计,附任务书，开题报告。共31页,13635字。
【摘要】伴随着集成电路(IC)技术的发展，电子设计自动化(EDA)逐渐成为重要的设计手段，已经广泛应用于模拟与数字电路系统等许多领域。而电子设计自动化（EDA）的实现是与CPLD/FPGA技术的迅速发展息息相关的，利用PLD/FPGA，电子系统设计工程师可以在实验室中设计出专用IC，实现了系统的集成。此外，CPLD/FPGA还具有静态可重复编程或在线动态重构特性，使硬件的功能可像软件一样通过编程来修改，不仅使设计修改和产品升级变得十分方便，而且极大地提高了电子系统的灵活性和通用能力。
随着计数的进步，自动化设计工具（从CAD到EDA及ESDA：Electronic System Design Automation）已成为电子信息设计人员所必需熟悉和掌握的一门技术。本设计是基于Quartus II平台，利用Verilog HDL语言来实现的，重点是用硬件语言Verilog HDL 来描述数字跑表，偏重于软件设计。首先简单介绍了应用平台Quartus II软件，然后介绍了Verilog HDL 语言的基本结构，规定和优点，之后阐述了数字跑表的设计思想和大体的设计流程，最后进入本设计的核心设计部分，用Verilog HDL 语言设计数字跑表电路，着重对数字跑表设计过程进行了详尽的介绍。
本数字跑表具有清零，启动，暂停，继续计数功能，计数范围为0.01秒到59分59.99秒
【关键词】Verilog HDL 语言；Quartus II 软件；数字秒表

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