[毕业论文] 用verilog语言模拟随机存储器的工作过程 [复制链接]

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毕业论文 用verilog语言模拟随机存储器的工作过程，共30页，13788字
摘要
Verilog是一种用于数字逻辑电路设计的语言。它既是一种行为描述语言，也是一种结构描述语言。也就是说，既可以用电路的功能描述也可用元器件和它们之间的连接来建立所设计电路的verilog模型。本次设计就是以 verilog语言为设计工具，它是在现场可编程门阵列（FPGA）上实现的。软件环境是xilinx的ISE8连接modisim.                          
本文主要是对可编程逻辑器件—随机存储器的应用探讨与实践,主要讲了与毕设有关的verilog语言，ISE开发环境及随机存储器程序在ISE上的模拟过程。
主要工作有：
1.熟悉随机存储器的工作过程及其构造；
2.用verilog语言编写模拟程序。
3.在ISE上对程序进行编译模拟结果
关键词:verilog,现场可编程门阵列,随机存储器

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