[课程设计] 简易除法器 [复制链接]

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　　课程设计 简易除法器  共12页，3080字
　　
摘要：本文提出了十进制整数除法的VHDL设计方法。运用有限状态机，通过移位，循环减法，能高速地实现整数除法运算，并能预定计算精度。如果系统时钟为50MHz，进行10位有效位数的十进制除法，其最长运算时间为2.2us。
　　
关键词：整数除法；VHDL;有限状态机；精度
　　

　　
1.引言：
　　
除法器是电子技术领域的基础模块，在电子电路设计中得到广泛地应用。
　　
然而相对于加法和乘法等其他操作，除法操作的效率很低。出现这种情况的原因除了除法本身的复杂性外，还与人们普遍认为除法是不频繁的操作有关。作为微处理器的一个重要的运算单元，除法器的运算速度、性能、功耗等都会影响系统的整体性能，所以对除法效率的忽视会导致系统整体性能的下降。硬件除法器的运算速度比软件实现方法快得多，但为了提升运算速度，就要以硬件资源的消耗为代价。
　　
在用VHDL硬件描述语言进行数字系统设计中，常常要用到除法运算，而VHDL标准的程序包中只提供除数为2的整数平方运算。本文介绍了整数除法的VHDL设计实现。运用有限状态机，通过移位，循环移位，能高速实现整数除法运算，并能设定计算精度。
　　
2.设计原理：
　　
对于任意给定的2个整数datain1与datain2,设datain1为被除数，datain2为除数。为得到两数相除的十进制结果，在VHDL硬件描述语言中可通过减法运算来实现除法运算。下面介绍该除法的算法实现。首先被除数作为被减数，除数作为减数，作减法，差重新置入被减数，反复相减，直到被减数小于减数为止，记录能够相减的次数即得到商的整数部分。将所得的余数乘以10作为被减数，除数作为减数，作减法，差重新置入被减数，反复相减直到被减数小于减数为止，记录能够相减的次数即得到商的十分位数值。依此继续下去，可得到商的百分位数值，千分位数值……，要精确到哪一位，就依次做到哪一位。若要得到商的整数部分的各位的数值，设计者事先了解datainl与datain2的数值范围，通过同样的减法运算可得到商的整数部分的各位的数值。比如只是4位数，则商的整数部分不会超过4位数，商的整数部分先除以1 000，即将商的整数部分作为被减数，1 000作为减数，作减法，差重新置入被减数，反复相减，直到被减数小于减数为止，记录能够相减的次数即得到商的整数部分的千位数值。依此继续下去，可得到商的整数部分的百位数值、十位数值和个位数值。
　　
上述算法是一种顺序方式，用VHDL硬件描述语言的有限状态机很容易实现。图1为状态转换图，其中假定datainl与datain2是不超过4位数的整数，除法运算精确到百分位。
　　
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