[课程设计] 存储监测报警电路的设计与实现 [复制链接]

资料简介：
　　课程设计 存储监测报警电路的设计与实现，共15页，4193字
　　
1 引言
　　
1.1课程设计目的
　　
巩固和运用所学课程，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力。通过课程设计更清楚地理解下列基本概念：
　　
（1）计算机的硬件基本组成；
　　
（2）存储监测报警电路的设计；
　　
（3）Max-plus2 的执行过程；
　　
（4）存储监测报警电路的工作原理；
　　
（5）VHDL硬件语言。
　　
在此基础上学会和锻炼以下能力：
　　
（1）掌握存储监测报警电路的组成、工作原理。
　　
（2）明确存储监测报警电路、VHDL、Max-plus2的概念。
　　
（3）掌握VHDL语言、存储监测报警电路的设计及调试方法。
　　
（4）通过单步方式调试VHDL代码深入理解存储监测报警电路的工作原理。
　　
1.2课程设计内容
　　
了解计算机的硬件系统，了解计算机系统的指令流控制，深入讨论计算机的组成原理，基本功能和控制方式，设计并实现存储监测报警电路的发送控制模块，在数据发送端采用了“0”插入策略，即每遇到5个连续的1，就插入一个0，然后才继续发送原有的数据内容。
　　
根据要求设计出针对具体指令所对应的流程图；根据流程写出相应的微程序。编写VHDL代码，编写测试程序，在仿真软件上运行并检验所设计的存储监测报警电路的正确性。
　　
1.3 VHDL的简介
　　
VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。
　　
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL[5]进行工程设计的优点是多方面的：
　　
(1) 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。
　　
(2) VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。
　　
(3) VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。是对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。
　　
(4) VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。
　　
VHDL的设计流程如下：
　　
(1) 设计输入根据电路设计所提出的要求，将程序输入到VHDL编辑器中去编辑。
　　
(2) 功能级模拟用VHDL，模拟器对编辑后的程序进行模拟，如果达不到设计要求，则可以重新修改程序，直到通过功能模拟。
　　
(3) 逻辑综合与优化。 将通过功能模拟的程序放到VHDL编译器中，进行逻辑综合与优化。
　　
(4) 门级模拟对电路用VHDL。仿真器仿真。可对门级电路的延时、定时状态、驱动能力等进行仿真。如不符合要求，可重复步骤(3)，再门级模拟，直到符合要求止。
　　
(5) 版图生成。 用相应的软件处理后，就可以拿去制版。

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