[毕业论文] 交错卷积码编译码器设计 [复制链接]

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毕业论文-交错卷积码编译码器设计，说明书共36页，19891字
摘  要
本文主要研究了时序交错技术和采用时序交错技术的交错卷积码编译码方法，以及用可编程逻辑器件实现了交错卷积码的编译码器。
首先，重点研究了交错技术，引入了时序时序交错技术这一概念，其核心内容是按列输入、按行编码、按列输出。时序交错技术的优点是占用空间少、计算量小、编译码时延短。
最后，用可编程逻辑器件实现了交错方式为时序交错、内码为（2，1，1）系统卷积码、交错度为8的交错卷积码的编译码器的时序逻辑电路。
最后应用MAX+PLUSⅡ软件的仿真器对交错卷积码编译码器进行模拟仿真。
关键词：时序交错、卷积码、可编成逻辑器件

目   录
1 绪论    1
1.1本课题研究的背景和意义    1
1.2 课题发展现状    1
1.3 设计任务及章节安排    3
2 信道编码技术    4
2.1 差错控制及纠错编码方式简介    4
2.1.1 差错控制基本方式    4
2.1.2 差错控制编码分类    6
2.1.3 纠错编码方式介绍    7
2.2 交错技术及卷积码的研究    9
2.2.1 交错技术（交织技术）    9
2.2.2 卷积码    10
2.3 本章小节    11
3 可编程逻辑器件研究    12
3.1 可编程逻辑器件概述    12
3.2 FPGA/CPLD特点    13
3.3 FPGA结构    14
3.3.1 基于乘积项的PLD结构    14
3.3.2 基于查找表的PLD结构    18
3.4 FLEX系列器件    15
3.4.1 FLEX10K系列器件的特点    16
3.4.2 利用MAX+PLUSⅡ设计的一般步骤    17
3.5 VHDL语言介绍    18
3.6 本章小节    19
4 卷积码的FPGA实现    20
4.1 理论与原理    20
4..1.1 时序交错技术    20
4.1.2 交错卷积码的构建    21
4.2 总体思路    22
4.3 交错卷积码的底层设计    22
4.3.1 （2,1,1）系统卷积码的编译码器    23
4.3.2 (2,1,1)系统卷积码的编译码器的时序仿真    25
4.3.3 顶层设计    27
5 全文总结    21
参考文献    32
致谢    34

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