[毕业论文] 循环冗余差错校验编码（CRC）编译码系统的FPGA实现 [复制链接]

资料简介：
毕业设计-循环冗余差错校验编码(CRC)编译码系统的FPGA实现，共39页，11119字。
摘要
随着通信的高速发展和人们对通信质量的要求提高，在通信中保证通信高效正确越来越重要。在数据通信中为了降低通信线路传输的误码率,需要采用高效能的差错控制方法，循环冗余校验CRC（Cyclic Redundancy Check）由于编码简单且有效,是一种最常用的信道编码方法。而FPGA具有灵活性好，实时处理能力强，易于升级扩展的特点，因此开展基于FPGA的循环冗余校验码的编译码系统平台具有重要的意义。论文对该CRC编译码系统和FPGA设计方法进行了相关研究，最后用Altera公司的最新的FPGA开发平台QuarusII 7.2实现了相关设计。
本文基于CRC编译码理论，以CRC-4编码过程为例，分别实现了并行CRC编译码和串行CRC编译码系统的各功能模块，其中在并行CRC校验中实现了单时钟周期完成整个校验的过程，在串行CRC校验中运用了反馈移位寄存器完成设计。经过VHDL设计并给出这些模块的波形仿真及RTL电路分析，从中比较在不同的编码方式下各编码方式的优缺点。论文完成了各个模块的设计及性能测试，测试结果表明该系统具有能准确译出信号，性能稳定，灵活性好，抗干扰强等特点并且达到课题各项指标的要求。
关键词：循环环冗余校验码 CRC FPGA Quartus II

目录
第一章 绪论 1
1.1研究背景 1
1.2 FPGA的发展现状及基本构成 2
1.3本论文的研究内容及意义 3
第二章 循环冗余码理论基础 5
2.1 CRC编码原理 5
2.2 CRC编码过程 6
第三章 循环冗余码的并行编译码系统实现 8
3.1 并行CRC校验生成模块设计 8
3.2 并行CRC接收校验模块 13
第四章 循环冗余码的串行编译码系统实现 17
4.1 串行CRC校验编码模块 17
4.2 串行CRC校验接收模块 25
第五章 结论与体会 32
5.1 结论 32
5.2 体会 32
参考文献 34
致谢 35

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