[毕业论文] 数字频率计的设计 [复制链接]

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毕业论文 数字频率计的设计，共28页，13144字
前   言
在信息技术高度发展的今天，电子系统数字化已成为有目共睹的趋势。从传统的应用中小规模芯片构成系统到广泛地应用单片机，直至今天FPGA/CPLD在系统设计中的应用，电子技术已迈入一个全新的阶段。传统的硬件设计采用自下而上（bottom_up）的设计方法。这种设计方法在系统的设计后期进行仿真和调试，一旦考虑不周，系统设计存在较大缺陷，就有可能重新设计系统，使设计周期大大增加。电子设计自动化EDA（Electronic Design Automation）技术是现代电子工程领域的一门新技术，是一种以计算机为基本工作平台,利用计算机图形学拓扑逻辑学、计算数学以致人工智能学等多种计算机应用科学的最新成果而开发出来的一整套软件工具。它主要采用并行工程和自顶向下的设计方法,从系统设计入手,在顶层的功能方框图一级进行仿真、纠错,并用VHDL、VerilogHDL等硬件描述语言对高层次的系统行为进行描述,在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,其对应的物理实现级可以是印刷电路板或专用集成电路ASIC。 VHDL即超高速集成电路硬件描述语言,主要用于数字系统的结构、功能和接口。
数字频率计是数字电路中的典型应用，在现代电子领域中是不可缺少的电子测量仪器。传统的数字频率计是由中大规模集成电路构成，但这类频率计会产生比较大的延时，测量范围较小，精度不高，可靠性差且电路复杂。随着集成电路技术的发展，可以将整个系统集成到一个块上，实现所谓的片上系统（SOC）。片上系统的实现将大大减小系统的体积，降低系统的成本，提高系统的处理速度和可靠性。
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