[毕业设计] 基于ISP技术及VHDL语言的数字电子钟设计 [复制链接]

资料简介：
　　毕业设计  基于ISP技术及VHDL语言的数字电子钟设计   共54页，16132字。
　　
目     录
　　
摘要及关键词………………………………………………………………1
　　
第1章 绪论………………………………………………………………1
　　
第2章 器件结构…………………………………………………………
　　
2.1   ispLSI1032E器件内部结构介绍
　　
第3章 用VHDL语言设计数字电子钟
　　
3 .1   计数器的基本原理
　　
3 .2   计数器的VHDL实现
　　
3 .3   数字电子钟的VHDL语言设计：
　　
3.3.1  8分频计数器模块CBU8
　　
3.3.2  60进制计数器模块COUNT60
　　
3.3.3  12进制计数器模块COUNT12
　　
3.3.4  电路原理图
　　
第4章 用ABEL-HDL语言设计数字电子钟
　　
4 .1   系统设计与方案论证
　　
4 .2   系统功能描述
　　
4. 3   设计
　　
4.3.1  时钟分频模块
　　
4.3.2  状态控制模块
　　
4.3.3  计数器模块
　　
4.3.4  报时报警模块
　　
4.3.5  置零模块
　　
第5章 译码显示
　　
第6章 设计总结
　　
参考文献
　　
致谢
　　
摘要及关键词
　　
摘 要：本文在ISP Synario System 开发系统环境下运用VHDL硬件描述语言和ABEL-HDL语言及电路原理图混合输入方式的基础上，设计一个能够显示小时，分钟和秒，具有小时和分钟调整功能的数字电子钟。这次毕业设计主要以可编程器件ispLSI1032E器件为设计核心单元，利用两种硬件描述语言ABEL_HDL和VHDL对其进行编程，实现多功能数字电子钟的设计。设计过程中还使用了计数器和分频器，实现对数字电子钟的进制计数，其中要使用到2个6进制计数器和4个10进制计数器，分别对分钟、秒、毫秒进行计数。分频器对标准频率进行分频产生系统所需的100Hz频率，利用硬件描述语言即可实现。基于以上的器件和语言即可完成对数字秒表的设计。
　　
关键词：数字电子钟，VHDL，ABEL-HDL，ispLSI1032E。

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• 毕业设计-基于ISP技术及VHDL语言的数字电子钟设计
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