资料简介：
毕业设计 可编程数字锁相环路(DPLL)的设计（33页，12907字）
目 录
中文摘要 1
英文摘要 2
1 引言 3
2 数字锁相环路（DPLL）概述 4
2.1 数字锁相环路的基本结构 4
2.2 数字锁相环路的特点 4
2.3 数字锁相环路的分类 5
3 FPGA设计流程 9
3.1 关于VHDL 9
3.2 关于EDA及FPGA概述 10
3.3 QUARTUSⅡ软件设计流程 11
4 数字环路模块的工作原理 14
4.1 数字鉴相器的工作原理 14
4.2 数字环路滤波器的工作原理 14
4.3 数控振荡器的工作原理 15
4.4 数字锁相环路的工作原理 16
5 数字环路模块的设计及仿真 18
5.1 数字鉴相器的设计 18
5.2 数字环路滤波器的设计 20
5.3 数控振荡器的设计 25
5.4 系统整体功能仿真及性能分析 27
结 论 30
谢 辞 31
参考文献 32
摘要：数字锁相环路（Digital Phase Locked Loop），是一个用来控制和调整相位误差的控制系统，是由数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）三部分组成的一个闭环系统。随着集成电路技术的发展，可以很方便地将数字锁相环路设计成单片形式，因此在现代各种电子系统包括无线电、电力系统自动化及数字通信等方面得到了极其广泛的应用。在数字通信系统设计中我们可以利用FPGA的现场可编程特性，设计数字锁相环路并把它作为一个功能模块放入FPGA中，构成片内可编程数字锁相环。本文在分析了模拟锁相环路缺点和不足的基础上，具体介绍了数字锁相环路的工作原理，并提出应用FPGA技术和VHDL语言设计可编程数字锁相环路的方法，给出各模块的设计方法及过程和系统整体的仿真结果。
关键词：数字锁相环，相位误差控制，VHDL语言，现场可编程逻辑门阵列
资料文件预览：
共1文件夹，1个文件，文件总大小：1.43MB，压缩后大小：649.35KB
- 毕业设计-可编程数字锁相环路(DPLL)的设计
合肥工业大学理学院电子科学与技术2006届毕业论文__可编程数字锁相环路(DPLL)的设计.doc [1.43MB]
我要下载：可编程数字锁相环路(DPLL)的设计
