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资料简介：
　　毕业设计 基于VHDL数字频率计 共44页，11504字。
　　
摘  要
　　
在电子设计领域，随着计算机技术、大规模集成电路技术、EDA(Electronics Design Automation)技术的发展和可编程逻辑器件的广泛应用，传统的自下而上的数字电路设计方法、工具、器件已远远落后于当今技术的发展。基于EDA技术和硬件描述语言的自上而下的设计技术正在承担起越来越多的数字系统设计任务。本课题的数字频率计设计，采用自上向下的设计方法。一块复杂可编程逻辑器件CPLD((Complex Programmable Logic Device)芯片EPM7128SLC84-15完成各种时序逻辑控制、计数功能。在QuartusII平台上，用VHDL（Very High Speed Integrated Circuit Hardware Descripeion Language,即超高速集成电路硬件描述语言）语言编程完成了CPLD的软件设计、编译、调试和仿真。VHDL诞生于1982年，是由美国国防部开发的一种快速设计电路的工具，目前已经成为IEEE（The Institute of Electrical and Electronics Engineers）的一种工业标准硬件描述语言。系统CPLD芯片的现场可编程性，不但大大缩短了开发研制周期，而且使本系统具有结构紧凑、体积小，可靠性高，测频范围宽、精度高等优点。本文详细论述了系统自上而下的设计方法及各部分硬件电路组成及单片机、CPLD的软件编程设计。
　　

　　
关键词: EDA技术，单片机，CPLD，频率计

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• 毕业设计-基于VHDL数字频率计
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