资料简介：
毕业设计 多功能数字钟的设计（共39页，10417字）
摘要
数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得到广泛的使用。数字钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑和时序电路。
因此，我们此次设计与制做数字钟就是为了了解数字钟的原理，从而学会制作数字钟.而且通过数字钟的制作进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于数字钟包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法.
数字钟的设计方法有许多种,例如,可用中小规模集成电路组成电子钟；也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟；还可以利用单片机来实现电子钟等等。这些方法都各有其特点。我们是使用Verilog HDL来设计的，并且用仿真器对其进行仿真。
关键词 数字钟；Verilog HDL语言;仿真器
目 录
1、绪论 1
2、VERILOG HDL的基础知识
2.1 VERILOG HDL 概述 2
2.1.1 VERILOG HDL的发展历史 2
2.1.2 VERILOG HDL的主要功能 2
3、多功能数字钟的设计 8
3.1设计任务 8
3.2 多功能数字钟功能概述 10
3.3多功能数字钟系统框图 10
3.4详细功能及状态描述 3
3.5 参考模块设计 10
3.5．1 主控制模块maincontrol 10
3.3.2. 时间及其设置模块timepiece_main 10
3.3.3. 时间显示动态位选模块TIME_DISP_SELSCT 12
3.3.4. 显示模块 disp_data_mux 12
3.3.5. 秒表模块 stopwatch 12
3.3.6. 闹钟模块 alarmclock 13
3.3.7. 分频模块 fdiv 13
结论 20
致谢 21
参考文献
附录
附录1：主控制模块的源代码
附录2：时间及其设置模块的源代码
附录3：时间显示动态位选模块的源代码
附录4:显示模块的源代码
附录5：秒表模块的源代码
附录6：闹钟模块的源代码
附录7：分频模块的源代码 22
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- 毕业设计-多功能数字钟的设计
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